當(dāng)前位置：湖北鑫合欣科技有限公司>>Intel FPGA-Altera配件>>基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)：Altera SoC FPGA(基于TERASIC友晶DE1-SOC開(kāi)發(fā)板）

基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)：Altera SoC FPGA(基于TERASIC友晶DE1-SOC開(kāi)發(fā)板）

返回列表頁(yè)

參考價(jià)

面議

具體成交價(jià)以合同協(xié)議為準(zhǔn)

產(chǎn)品型號(hào)

品牌

廠商性質(zhì)其他

所在地

在線詢價(jià) 收藏產(chǎn)品查看聯(lián)系電話

聯(lián)系方式：王小姐查看聯(lián)系方式

更新時(shí)間：2022-10-30 15:08:50瀏覽次數(shù)：240次

聯(lián)系我時(shí)，請(qǐng)告知來(lái)自環(huán)保在線

產(chǎn)品分類 品牌分類

  Intel FPGA-Altera配件

全部產(chǎn)品列表

暫無(wú)信息

湖北鑫合欣科技有限公司

經(jīng)營(yíng)模式：其他

商鋪產(chǎn)品：6條

所在地區(qū)：

聯(lián)系人：王小姐

詢價(jià) 給他留言

產(chǎn)品簡(jiǎn)介

內(nèi)容簡(jiǎn)介　《基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)：AlteraSoCFPGA（第二版）》全面介紹基于AlteraNiosII軟核和ARMCortexA9硬核的嵌入式系統(tǒng)軟硬件設(shè)計(jì)開(kāi)發(fā)技術(shù)

詳細(xì)介紹

內(nèi)容簡(jiǎn)介　
《基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)：Altera SoC FPGA（第二版）》全面介紹基于Altera Nios II軟核和ARM Cortex—A9硬核的嵌入式系統(tǒng)軟硬件設(shè)計(jì)開(kāi)發(fā)技術(shù)，共分為九章，主要內(nèi)容包括：基于SoC FPGA的嵌入式系統(tǒng)設(shè)計(jì)概述，Altera SoC FPGA系列器件簡(jiǎn)介，Quartus II EDA開(kāi)發(fā)工具應(yīng)用，Qsys系統(tǒng)開(kāi)發(fā)工具，Nios II EDS嵌入式處理器設(shè)計(jì)，基于Qsys的HPS模型設(shè)計(jì)，基于SoC EDS的嵌入式系統(tǒng)設(shè)計(jì)，基于ARM SoC FPGA的DSP設(shè)計(jì)，OpenCL入門(mén)與應(yīng)用?！痘贔PGA的嵌入式系統(tǒng)設(shè)計(jì)：Altera SoC FPGA（第二版）》內(nèi)容豐富，取材新穎，可以作為高等院校電子類和通信類各專業(yè)本科生、研究生EDA課程的教材，也可以作為相關(guān)專業(yè)工程技術(shù)人員的參考書(shū)。
目錄
第1章基于SoCFPGA的嵌入式系統(tǒng)設(shè)計(jì)概述
1．1 SoC嵌入式設(shè)計(jì)的挑戰(zhàn)與機(jī)遇
1．2 Altera提供的解決方案匯集
1．2．1 器件系列
1．2．2 設(shè)計(jì)軟件工具及嵌入式處理器
1．2．3 可以使用的IP功能
1．2．4 SoCFPGA開(kāi)發(fā)套件簡(jiǎn)介

第2章 AlteraSoCFPGA系列器件簡(jiǎn)介
2．1 SoCFPGA簡(jiǎn)介
2．2 CycloneV器件
2．3 ArriaV器件

第3章 QuartusIIEDA開(kāi)發(fā)工具應(yīng)用
3．1 現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)方法簡(jiǎn)介
3．1．1 圖形用戶界面設(shè)計(jì)方法
3．1．2 EDA數(shù)字系統(tǒng)設(shè)計(jì)流程
3．1．3 QuartusII13．0EDA軟件特點(diǎn)
3．2 QuartusIl13．0軟件安裝
3．3 QuartusIIEDA軟件設(shè)計(jì)過(guò)程
3．4 QuartusIl設(shè)計(jì)輸入
3．4．1 創(chuàng)建新工程
3．4．2 建立原理圖編輯文件
3．4．3 建立文本編輯文件
3．4．4 建立存儲(chǔ)器編輯文件
3．4．5 設(shè)計(jì)實(shí)例
3．5 設(shè)計(jì)項(xiàng)目的編譯
3．5．1 項(xiàng)目綜合
3．5．2 QuartusII編譯器選項(xiàng)設(shè)置
3．5．3 引腳分配
3．5．4 項(xiàng)目編譯結(jié)果分析
3．6 設(shè)計(jì)項(xiàng)目的仿真驗(yàn)證
3．6．1 Modelsim軟件架構(gòu)
3．6．2 Modelsim軟件應(yīng)用
3．7 TimeQuest時(shí)序分析
3．7．1 時(shí)序分析基本參數(shù)
3．7．2 時(shí)序分析基本步驟
3．7．3 查看時(shí)序分析報(bào)告
3．8 器件編程

第4章 Qsys系統(tǒng)開(kāi)發(fā)工具
4．1 Qsys簡(jiǎn)介
4．1．1 SoPC技術(shù)簡(jiǎn)介
4．1．2 Qsys與SoPC開(kāi)發(fā)
4．1．3 Qsys的功能特點(diǎn)
4．1．4 Qsys的優(yōu)點(diǎn)
4．2 Qsys設(shè)計(jì)流程
4．3 Qsys用戶界面
4．3．1 系統(tǒng)元件頁(yè)
4．3．2 系統(tǒng)從屬頁(yè)
4．3．3 系統(tǒng)選項(xiàng)頁(yè)
4．3．4 Qsys菜單命令
4．4 Qsys用戶自定制元件
4．4．1 Qsys組件構(gòu)成
4．4．2 Qsys組件編輯器
4．4．3 自定義組件實(shí)例1——DDS信號(hào)產(chǎn)生模塊
4．4．4 自定義組件實(shí)例2——以太網(wǎng)控制器W5300控制

第5章 Nios II EDS嵌入式處理器設(shè)計(jì)
5．1 Nios II嵌入式處理器簡(jiǎn)介
5．1．1 **代Nios嵌入式處理器
5．1．2 第二代Nios嵌入式處理器
5．1．3 可配置的軟核嵌入式處理器的優(yōu)勢(shì)
5．2 Nios II嵌入式處理器軟硬件開(kāi)發(fā)流程簡(jiǎn)介
5．2．1 硬件開(kāi)發(fā)流程
5．2．2 軟件設(shè)計(jì)流程
5．2．3 軟件設(shè)計(jì)實(shí)例
5．3 HAL系統(tǒng)庫(kù)
5．3．1 HAL系統(tǒng)庫(kù)簡(jiǎn)介
5．3．2 使用HAL開(kāi)發(fā)程序
5．4 Nios II EDS開(kāi)發(fā)實(shí)例
5．4．1 系統(tǒng)軟硬件需求分析
5．4．2 系統(tǒng)硬件設(shè)計(jì)
5．4．3 系統(tǒng)軟件設(shè)計(jì)

第6章基于Qsys的HPS模型設(shè)計(jì)
6．1 Cyclone V SoC和mlTia V SoC子系統(tǒng)介紹
6．1．1 SoC的CPU部分簡(jiǎn)介
6．1．2 SoC的DSP部分（NEON和FPU）簡(jiǎn)介
6．2 嵌入式SoC FPGA軟硬件開(kāi)發(fā)流程
6．2．1 建立HPS硬件系統(tǒng)模型
6．2．2 生成Preloader鏡像文件
6．2．3 生成設(shè)備樹(shù)（Device Tree）
6．2．4 設(shè)備樹(shù)DTB（Device Tree Blob）檢查

第7章基于SoC EDS的嵌入式系統(tǒng)設(shè)計(jì)
7．1 SoC EDS簡(jiǎn)介
7．1．1 SoC EDS嵌入式系統(tǒng)設(shè)計(jì)套件
7．1．2 SoC EDS安裝
7．2 DS-5設(shè)計(jì)輸入
7．2．1 創(chuàng)建C／C++工程
7．2．2 創(chuàng)建Makefile項(xiàng)目
7．2．3 導(dǎo)入工程
7．2．4 創(chuàng)建源文件
7．3 設(shè)計(jì)項(xiàng)目的編譯
7．3．1 ARM編譯器和GNU編譯器簡(jiǎn)介
7．3．2 DS-5編譯器及其選項(xiàng)設(shè)置
7．4 設(shè)計(jì)項(xiàng)目的調(diào)試
7．4．1 調(diào)試配置（Debug Configuration）
7．4．2 調(diào)試視圖（Debug Views）
7．5 基于ARM編譯器的裸機(jī)實(shí)例
7．5．1 創(chuàng)建ARMCC項(xiàng)目
7．5．2 建立項(xiàng)目文件
7．5．3 項(xiàng)目編譯
5．4．設(shè)計(jì)項(xiàng)目的調(diào)試
7．6 基于GNU編譯器的裸機(jī)實(shí)例
7．6．1 創(chuàng)建GNu項(xiàng)目
7．6．2 創(chuàng)建項(xiàng)目文件
7．6．3 跟蹤調(diào)試
7．7 ARM Streamline硬件性能分析器
7．7．1 ARM Streamline的基本特點(diǎn)
7．7．2 設(shè)置ARM Linux目標(biāo)機(jī)
7．7．3 設(shè)置捕捉選項(xiàng)和配置計(jì)數(shù)器
7．7．4 Live視圖
7．7．5 Timeline視圖
7．7．6 Streamline的其他視圖

第8章基于ARM SoC FPGA的DSP設(shè)計(jì)
8．1 NEON和通用DSP的性能對(duì)比
8．2 Bare-metal下對(duì)NEON和FPU的支持及優(yōu)化
8．3 NEON的語(yǔ)法特征
8．4 DSP開(kāi)發(fā)實(shí)例
8．4．1 基本的DSP處理模塊
8．4．2 浮點(diǎn)向量運(yùn)算
8．4．3 矩陣運(yùn)算
8．4．4 FFT算法實(shí)現(xiàn)
8．4．5 FIR算法實(shí)現(xiàn)
8．4．6 IIR算法實(shí)現(xiàn)

第9章 OpenCL入門(mén)與應(yīng)用
9．1 OpenCL簡(jiǎn)介
9．2 構(gòu)建OpenCL環(huán)境
9．3 基于OpenCL的實(shí)例編譯測(cè)試
9．4 OpenCL參考資料說(shuō)明

關(guān)鍵詞：嵌入式系統(tǒng)

其他推薦產(chǎn)品更多>>

薦

基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)：Altera SoC FPGA(基于TERASIC友晶DE1-SOC開(kāi)發(fā)板）
面議
查看詳情我要詢價(jià)

激情综合啪啪6月丁香,久久久久国产精品91福利,99精品日韩欧美在线观看,91成人午夜福利在线观看国产

基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)：Altera SoC FPGA(基于TERASIC友晶DE1-SOC開(kāi)發(fā)板）

湖北鑫合欣科技有限公司

會(huì)員登錄

收藏該商鋪

提示

收藏該商鋪

激情综合啪啪6月丁香,久久久久国产精品91福利,99精品日韩欧美在线观看,91成人午夜福利在线观看国产

基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)：Altera SoC FPGA(基于TERASIC友晶DE1-SOC開(kāi)發(fā)板）

湖北鑫合欣科技有限公司

會(huì)員登錄

收藏該商鋪

提示

收藏該商鋪

客戶評(píng)價(jià)列表